xref: /Universal-ctags/Units/parser-verilog.r/systemverilog-basic.d/expected.tags (revision 3c80bb1ebc357c9322021a36a66eae123b3adfe9)
1DEFINE	input.sv	/^`define DEFINE$/;"	c
2DEF_WITH_EQ	input.sv	/^`define DEF_WITH_EQ = 1'd100$/;"	c
3DEF_VALUE	input.sv	/^`define DEF_VALUE   1'd100$/;"	c
4test	input.sv	/^class test;$/;"	C
5a	input.sv	/^    reg a;$/;"	r	class:test
6test.a	input.sv	/^    reg a;$/;"	r	class:test
7b	input.sv	/^    logic b;$/;"	r	class:test
8test.b	input.sv	/^    logic b;$/;"	r	class:test
9c	input.sv	/^    bit [1:0] c[3] = '{0, 0, 0};$/;"	r	class:test
10test.c	input.sv	/^    bit [1:0] c[3] = '{0, 0, 0};$/;"	r	class:test
11mult	input.sv	/^    function mult (a, input b = 0);$/;"	f	class:test
12test.mult	input.sv	/^    function mult (a, input b = 0);$/;"	f	class:test
13a	input.sv	/^    function mult (a, input b = 0);$/;"	p	function:test.mult
14test.mult.a	input.sv	/^    function mult (a, input b = 0);$/;"	p	function:test.mult
15b	input.sv	/^    function mult (a, input b = 0);$/;"	p	function:test.mult
16test.mult.b	input.sv	/^    function mult (a, input b = 0);$/;"	p	function:test.mult
17extern_func	input.sv	/^    extern virtual function void extern_func (input bit a, input b);$/;"	Q	class:test
18test.extern_func	input.sv	/^    extern virtual function void extern_func (input bit a, input b);$/;"	Q	class:test
19a	input.sv	/^    extern virtual function void extern_func (input bit a, input b);$/;"	p	prototype:test.extern_func
20test.extern_func.a	input.sv	/^    extern virtual function void extern_func (input bit a, input b);$/;"	p	prototype:test.extern_func
21b	input.sv	/^    extern virtual function void extern_func (input bit a, input b);$/;"	p	prototype:test.extern_func
22test.extern_func.b	input.sv	/^    extern virtual function void extern_func (input bit a, input b);$/;"	p	prototype:test.extern_func
23mod	input.sv	/^module mod#($/;"	m
24PARAM1	input.sv	/^    parameter PARAM1 = 10,$/;"	c	module:mod
25mod.PARAM1	input.sv	/^    parameter PARAM1 = 10,$/;"	c	module:mod
26PARAM2	input.sv	/^    parameter PARAM2 = 2.0$/;"	c	module:mod
27mod.PARAM2	input.sv	/^    parameter PARAM2 = 2.0$/;"	c	module:mod
28a	input.sv	/^    input wire a,$/;"	p	module:mod
29mod.a	input.sv	/^    input wire a,$/;"	p	module:mod
30b	input.sv	/^    b,c,$/;"	p	module:mod
31mod.b	input.sv	/^    b,c,$/;"	p	module:mod
32c	input.sv	/^    b,c,$/;"	p	module:mod
33mod.c	input.sv	/^    b,c,$/;"	p	module:mod
34d	input.sv	/^    d ,$/;"	p	module:mod
35mod.d	input.sv	/^    d ,$/;"	p	module:mod
36e	input.sv	/^    output wire e ,$/;"	p	module:mod
37mod.e	input.sv	/^    output wire e ,$/;"	p	module:mod
38f	input.sv	/^    output reg f,$/;"	p	module:mod
39mod.f	input.sv	/^    output reg f,$/;"	p	module:mod
40g	input.sv	/^    inout wire g$/;"	p	module:mod
41mod.g	input.sv	/^    inout wire g$/;"	p	module:mod
42LOCALPARAM	input.sv	/^localparam LOCALPARAM = 2**2;$/;"	c	module:mod
43mod.LOCALPARAM	input.sv	/^localparam LOCALPARAM = 2**2;$/;"	c	module:mod
44STATE1	input.sv	/^localparam STATE1 = 4'h0,$/;"	c	module:mod
45mod.STATE1	input.sv	/^localparam STATE1 = 4'h0,$/;"	c	module:mod
46STATE2	input.sv	/^           STATE2 = 4'h1,$/;"	c	module:mod
47mod.STATE2	input.sv	/^           STATE2 = 4'h1,$/;"	c	module:mod
48STATE3	input.sv	/^           STATE3 = 4'h2,$/;"	c	module:mod
49mod.STATE3	input.sv	/^           STATE3 = 4'h2,$/;"	c	module:mod
50STATE4	input.sv	/^           STATE4 = 4'h5    ,$/;"	c	module:mod
51mod.STATE4	input.sv	/^           STATE4 = 4'h5    ,$/;"	c	module:mod
52STATE5	input.sv	/^           STATE5 = 4'h6    ,$/;"	c	module:mod
53mod.STATE5	input.sv	/^           STATE5 = 4'h6    ,$/;"	c	module:mod
54STATE6	input.sv	/^           STATE6 = 4'h7    ,$/;"	c	module:mod
55mod.STATE6	input.sv	/^           STATE6 = 4'h7    ,$/;"	c	module:mod
56STATE7	input.sv	/^           STATE7 = 4'h8;$/;"	c	module:mod
57mod.STATE7	input.sv	/^           STATE7 = 4'h8;$/;"	c	module:mod
58k	input.sv	/^real k;$/;"	r	module:mod
59mod.k	input.sv	/^real k;$/;"	r	module:mod
60l	input.sv	/^integer l;$/;"	r	module:mod
61mod.l	input.sv	/^integer l;$/;"	r	module:mod
62t	input.sv	/^test t;$/;"	r	module:mod
63mod.t	input.sv	/^test t;$/;"	r	module:mod
64add	input.sv	/^task add ($/;"	t	module:mod
65mod.add	input.sv	/^task add ($/;"	t	module:mod
66x	input.sv	/^    input x, y$/;"	p	task:mod.add
67mod.add.x	input.sv	/^    input x, y$/;"	p	task:mod.add
68y	input.sv	/^    input x, y$/;"	p	task:mod.add
69mod.add.y	input.sv	/^    input x, y$/;"	p	task:mod.add
70z	input.sv	/^    ,output z$/;"	p	task:mod.add
71mod.add.z	input.sv	/^    ,output z$/;"	p	task:mod.add
72mult	input.sv	/^function mult ($/;"	f	module:mod
73mod.mult	input.sv	/^function mult ($/;"	f	module:mod
74x	input.sv	/^    input x,$/;"	p	function:mod.mult
75mod.mult.x	input.sv	/^    input x,$/;"	p	function:mod.mult
76y	input.sv	/^    input y);$/;"	p	function:mod.mult
77mod.mult.y	input.sv	/^    input y);$/;"	p	function:mod.mult
78temp	input.sv	/^    reg temp;$/;"	r	function:mod.mult
79mod.mult.temp	input.sv	/^    reg temp;$/;"	r	function:mod.mult
80ref_test	input.sv	/^function ref_test ($/;"	f	module:mod
81mod.ref_test	input.sv	/^function ref_test ($/;"	f	module:mod
82tref1	input.sv	/^    ref tref1,$/;"	p	function:mod.ref_test
83mod.ref_test.tref1	input.sv	/^    ref tref1,$/;"	p	function:mod.ref_test
84tref2	input.sv	/^    ref wire tref2$/;"	p	function:mod.ref_test
85mod.ref_test.tref2	input.sv	/^    ref wire tref2$/;"	p	function:mod.ref_test
86mynet	input.sv	/^wire [PARAM1-1:0] mynet;$/;"	n	module:mod
87mod.mynet	input.sv	/^wire [PARAM1-1:0] mynet;$/;"	n	module:mod
88gencnt	input.sv	/^genvar gencnt;$/;"	r	module:mod
89mod.gencnt	input.sv	/^genvar gencnt;$/;"	r	module:mod
90array	input.sv	/^    for (gencnt = 0; gencnt < PARAM1; gencnt = gencnt + 1) begin: array$/;"	b	module:mod
91mod.array	input.sv	/^    for (gencnt = 0; gencnt < PARAM1; gencnt = gencnt + 1) begin: array$/;"	b	module:mod
92